对DDR5来说,设计更为复杂,仿真软件需要帮助用户通过应用IBIS模型针对基于 DDR5颗粒或DIMM的系统进行仿真验证,比如仿真驱动能力、随机抖动/确定性抖动、寄 生电容、片上端接ODT、信号上升/下降时间、AGC(自动增益控制)功能、4taps DFE(4抽头 判决反馈均衡)等。
DDR的读写信号分离
对于DDR总线来说,真实总线上总是读写同时存在的。规范对于读时序和写时序的 相关时间参数要求是不一样的,读信号的测量要参考读时序的要求,写信号的测量要参考写 时序的要求。因此要进行DDR信号的测试,第一步要做的是从真实工作的总线上把感兴 趣的读信号或者写信号分离出来。JEDEC协会规定的DDR4总线的 一个工作时 序图(参考资料: JEDEC STANDARD DDR4 SDRAM,JESD79-4),可以看到对于读和写信 号来说,DQS和DQ间的时序关系是不一样的。 DDR4/LPDDR4 一致性测试;贵州DDR一致性测试销售电话
由于DDR4的数据速率会达到3.2GT/s以上,DDR5的数据速率更高,所以对逻辑分析仪的要求也要很高,需要状态采样时钟支持1.6GHz以上且在双采样模式下支持3.2Gbps 以上的数据速率。基于高速逻辑分析仪的DDR4/5协议测试系统。图中是通过 DIMM条的适配器夹具把上百路信号引到逻辑分析仪,相应的适配器要经过严格测试,确 保在其标称的速率下不会因为信号质量问题对协议测试结果造成影响。目前的逻辑分析仪可以支持4Gbps以上信号的采集和分析。贵州DDR一致性测试销售电话DDR5 接收机一致性和表征测试应用软件。
前面介绍过,JEDEC规范定义的DDR信号的要求是针对DDR颗粒的引脚上的,但 是通常DDR芯片采用BGA封装,引脚无法直接测试到。即使采用了BGA转接板的方 式,其测试到的信号与芯片引脚处的信号也仍然有一些差异。为了更好地得到芯片引脚 处的信号质量, 一种常用的方法是在示波器中对PCB走线和测试夹具的影响进行软件的 去嵌入(De-embedding)操作。去嵌入操作需要事先知道整个链路上各部分的S参数模型 文件(通常通过仿真或者实测得到),并根据实际测试点和期望观察到的点之间的传输函数, 来计算期望位置处的信号波形,再对这个信号做进一步的波形参数测量和统计。展示了典型的DDR4和DDR5信号质量测试环境,以及在示波器中进行去嵌入操作的 界面。
RDIMM(RegisteredDIMM,寄存器式双列直插内存)有额外的RCD(寄存器时钟驱动器,用来缓存来自内存控制器的地址/命令/控制信号等)用于改善信号质量,但额外寄存器的引入使得其延时和功耗较大。LRDIMM(LoadReducedDIMM,减载式双列直插内存)有额外的MB(内存缓冲,缓冲来自内存控制器的地址/命令/控制等),在技术实现上并未使用复杂寄存器,只是通过简单缓冲降低内存总线负载。RDIMM和LRDIMM通常应用在高性能、大容量的计算系统中。
综上可见,DDR内存的发展趋势是速率更高、封装更密、工作电压更低、信号调理技术 更复杂,这些都对设计和测试提出了更高的要求。为了从仿真、测试到功能测试阶段保证DDR信号的波形质量和时序裕量,需要更复杂、更的仿真、测试和分析工具。
82496 DDR信号质量的测试方法、测试装置与测试设备与流程;
由于读/写时序不一样造成的另一个问题是眼图的测量。在DDR3及之前的规范中没 有要求进行眼图测试,但是很多时候眼图测试是一种快速、直观衡量信号质量的方法,所以 许多用户希望通过眼图来评估信号质量。而对于DDR4的信号来说,由于时间和幅度的余量更小,必须考虑随机抖动和随机噪声带来的误码率的影响,而不是做简单的建立/保 持时间的测量。因此在DDR4的测试要求中,就需要像很多高速串行总线一样对信号叠加 生成眼图,并根据误码率要求进行随机成分的外推,然后与要求的小信号张开窗口(类似 模板)进行比较。图5 . 8是DDR4规范中建议的眼图张开窗口的测量方法(参考资料: JEDEC STANDARD DDR4 SDRAM,JESD79-4)。DDR4 和 LPDDR4 一致性测试软件。电气性能测试DDR一致性测试方案
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DDR总线一致性测试
工业标准总线一致性测量概述
高速数字系统使用了各种工业标准总线,对这些工业标准总线进行规范一致性测量是确 保系统工作稳定和可靠的关键点之一。“一致性”是对英文单词“Compliance”的中文解释, 美国把按工业标准规范进行的电气参数测量叫作一致性测量。
测试这些工业标准总线,完整和可靠的测试方案是非常重要的。完整的测试方案不仅保证测试准确度,还可以大量节省测试时间,提高工作效率。
工业标准总线完整的测试方案一般包括几部分:测试夹具;探头和附件;自动测试软件;测试仪器。 贵州DDR一致性测试销售电话
克劳德高速数字信号测试实验室 一个实际的DDR4总线上的读时序和写时序。从两张图我们可 以看到,在实际的DDR总线上,读时序、写时序是同时存在的。而且对于读或者写时序来 说,DQS(数据锁存信号)相对于DQ(数据信号)的位置也是不一样的。对于测试来说,如果 没有软件的辅助,就需要人为分别捕获不同位置的波形,并自己判断每组Burst是读操作还 是写操作,再依据不同的读/写规范进行相应参数的测试,因此测量效率很低,而且无法进行 大量的测量统计。 DDR4 和 LPDDR4 发射机一致性测试应用软件的技术指标。青海DDR一致性测试参考价格 自动化一致性测试 因为DDR3总线测试信号...